ZEISS | 07743 Jena
Verbinde Studium und Praxis bei uns und arbeite aktiv an spannenden Projekten. Sammle wertvolle Erfahrungen und baue dein Netzwerk aus, während du dich fachlich und persönlich weiterentwickelst. Lerne, Codegeneratoren in Python zur automatischen VHDL-Modulgenerierung zu entwerfen und zu implementieren. Integriere diese Module in bestehende Designs und führe Äquivalenztests mit der Simulationsumgebung Questa Sim durch. Du benötigst Kenntnisse in Python und VHDL sowie eine methodische, strukturierte Arbeitsweise. Das Studium sollte Ingenieurwissenschaften, Informatik oder eine vergleichbare Fachrichtung umfassen. ‒
Weiterbildungsmöglichkeiten | Gutes Betriebsklima | Vollzeit | + weitere Benefits
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